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Full Chip IC Design -3- 종류 Digital Logic Gate NOT SWITCH 2 / 3 / 4 NAND 2 / 3 / 4 NOR Digital Circuit 2x1 / 4x1 / 8x1 / 16x1 MUX(Logic & Switch) Half / Full / 4Bit ADDER Analog Circuit Common Source AMP Differential(Single-ended output) AMP Full Chip Schematic, Simulation, Layout, DRC&LVS 순서로 진행하였습니다. 이 글에서는 Analog Circuit, Full Chip 관련 내용입니다. Common Source AMP Differential(Single-ended output) AMP Full Chip
Full Chip IC Design -2- 종류 Digital Logic Gate NOT SWITCH 2 / 3 / 4 NAND 2 / 3 / 4 NOR Digital Circuit 2x1 / 4x1 / 8x1 / 16x1 MUX(Logic & Switch) Half / Full / 4Bit ADDER Analog Circuit Common Source AMP Differential(Single-ended output) AMP Full Chip Schematic, Simulation, Layout, DRC&LVS 순서로 진행하였습니다. 이 글에서는 Digital Circuit 관련 내용입니다. 21 MUX 21MUX SWITCH 41MUX 41 MUX SWITCH 81MUX 81MUX SWITCH 161MUX 161MUX SWITCH HALF A..
Full Chip IC Design -1- 종류 Digital Logic Gate NOT SWITCH 2 / 3 / 4 NAND 2 / 3 / 4 NOR Digital Circuit 2x1 / 4x1 / 8x1 / 16x1 MUX(Logic & Switch) Half / Full / 4Bit ADDER Analog Circuit Common Source AMP Differential(Single-ended output) AMP Full Chip Schematic, Simulation, Layout, DRC&LVS 순서로 진행하였습니다. 이 글에서는 Digital Logic Gate 관련 내용입니다. NOT SWITCH 2NAND 3NAND 4NAND 2NOR 3NOR 4NOR
Smart Car 사용 보드 : STM32 F429ZI Nucleo144 사용 툴 : STM32CubeIDE 사용 언어 : C 사용 부품 : Ultrasonic Sensor, Servo Motor, DC Motor, Motor Driver, IR Remote Control, IR Receive Module 주 기능 Line Tracer를 사용한 방향 제어 Motor Driver, DC Motor를 사용한 바퀴 제어 IR Remote Control을 활용한 시동 Timer 6번, 1초 주기 인터럽트 Timer 7번, 0.5초 주기 인터럽트 PA6 : Timer 3번, 바퀴 속도 조절 PWM PF7 : Timer 11번, Bracket 회전 PWM PE5 : Timer 9번, 초음파 Echo 감지 PA15 : Linetrac..
초음파를 이용한 거리측정 회로 분석 및 설계 사용 툴 : OrCAD PSpice 사용 장비 : Oscilloscope, Multimeter 1. SE-400ST160(초음파 송신기)의 초음파 최대 파워 출력 조건 40kHz 이므로 공진 주파수를 맞추기 위해 발진기의 목표 주파수는 40kHz 2. NE555의 주파수 공식 f = 1/0.69(R_A+〖2R〗_B )C[HZ] 를 이용해 적당한 저항 값(Ra, Rb)과 커패시터 값(C) 설정 송신부는 초음파를 조금이라도 세게 보내기 위해 1. 입력 전류 I_i 출력 전류 I_o가 있을 때 Gain(I_o/I_i ) > 1의 특성을 가지는 Not Gate(Inverter)를 사용하여 전류(I) 증폭 2. B Node에 커패시터를 연결하여 들어오는 dc를 없애고 ac만 살리면서 +12V ~ 0V(12V) 파..
FPGA RealTimeClock 사용 툴 : Xilinx Vivado 언어 : Verilog HDL 보드 : Zybo z7-20 FND에 왼쪽 2자리는 ZYBO의 Device 주소인 0x68(7bit)과 I2C통신에서 R/W bit(1bit)의 쓰기모드인 0이 합쳐진 0xd0(8bit) 값이 출력 오른쪽 2자리는 쓰기모드 통신에 성공했음을 보여주기 위해 ATmega128a쪽에서 1초씩 증가하는 값을 보내주고 그것을 출력 동영상 링크 https://www.youtube.com/watch?v=xXNTc7riM7k&list=PLiOh6ztjtYZQXU8xljQp_uXjy4AAdJ5Bn 특이 사항 5일의 시간동안 I2C 통신 모듈 설계를 시도했으나 쓰기 동작만 성공 영상은 수업 때 같이 강사님과 진행하여 만든 동작 기본적인 기능 부족 개선 :..
FPGA 순차 논리 회로 사용 툴 : Xilinx Vivado 언어 : Verilog HDL 보드 : Zybo z7-20 SR 래치(SR Latch) module SR_latch( input S, input R, output Q, output Qbar ); nor (Q, R, Qbar); nor (Qbar, S, Q); endmodule D 래치(D Latch) module D_latch( input D, E, output Q, Qbar ); wire Dbar, S, R; not (Dbar, D); and (R, E, Dbar); and (S, E, D); SR_latch G (.S(S), .R(R), .Q(Q), .Qbar(Qbar)); endmodule D 플립플롭(D Flip Flop) module D_flip_flop( ..
FPGA 조합 논리 회로 사용 툴 : Xilinx Vivado 언어 : Verilog HDL 보드 : Zybo z7-20 반가산기(Half Adder) module half_adder( input X, input Y, output S, output C ); xor (S, X, Y); and (C, X, Y); endmodule 전가산기(Full Adder) module full_adder( input x, input y, input cin, output s, output cout ); wire ws, wc0, wc1; half_adder G1 (.X(x), .Y(y), .S(ws), .C(wc0)); half_adder G2 (.X(ws), .Y(cin), .S(s), .C(wc1)); or (cout, wc0, wc1); en..