FPGA 순차 논리 회로
사용 툴 : Xilinx Vivado 언어 : Verilog HDL 보드 : Zybo z7-20 SR 래치(SR Latch) module SR_latch( input S, input R, output Q, output Qbar ); nor (Q, R, Qbar); nor (Qbar, S, Q); endmodule D 래치(D Latch) module D_latch( input D, E, output Q, Qbar ); wire Dbar, S, R; not (Dbar, D); and (R, E, Dbar); and (S, E, D); SR_latch G (.S(S), .R(R), .Q(Q), .Qbar(Qbar)); endmodule D 플립플롭(D Flip Flop) module D_flip_flop( ..
FPGA 조합 논리 회로
사용 툴 : Xilinx Vivado 언어 : Verilog HDL 보드 : Zybo z7-20 반가산기(Half Adder) module half_adder( input X, input Y, output S, output C ); xor (S, X, Y); and (C, X, Y); endmodule 전가산기(Full Adder) module full_adder( input x, input y, input cin, output s, output cout ); wire ws, wc0, wc1; half_adder G1 (.X(x), .Y(y), .S(ws), .C(wc0)); half_adder G2 (.X(ws), .Y(cin), .S(s), .C(wc1)); or (cout, wc0, wc1); en..
